HDLマクロのパラメータ化実現方式

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概要

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ハードウェア記述言語(HDD)ベースの論理合成を意識した機能単位のHDL記述(HDLマクロ)のパラメータ化実現方式について述べる。ビット幅や入力信号数等をパラメータ化することでASICの設計効率が向上する。しかし、現HDL仕様は、記述能力が不足しているため、パラメータ化不可能な記述がある。また、パラメータ化可能な記述でも論理合成で時間を要し実用的でない記述や論理合成は可能でも機能検証できない記述がある。これらの解決策として、効果的なパラメータ化の記述部分を明らかにし、Verilog-HDLの拡張などにより対応する必要がある。本論文では、HDLマクロを標準のVerilog-HDLで記述する際の問題点をあげ、その問題点を解決するための実現方式について述べる。
一般社団法人情報処理学会の論文
1994-09-20

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