ハードウェア・コンパイラにおける並列意味解析器の構成

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概要

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コンパイラをベースとしたプログラミング環境では、コンパイルに要する時間の短縮は重要な課題である。このため、コンパイラの速度向上によるプログラミング環境の整備を目標として、ハードウェア・コンパイラの開発を行なっている。まずソフトウェアによって実現したコンパイラの各フェーズに関して解析を行なった結果、コンパイラの各フェーズのパイプライン化を行ない、ハードウェア・サポートといくつかの改良を行なうことでソフトウェアによって実現されたコンパイラの10倍から20倍程度の性能を得られることが確認された。また、コンパイラ全体の性能をさらに向上させるには意味解析器の速度向上が不可欠であることが判明した。ここでは、これを解決する一方法として意味解析処理の並列化と並列意味解析器の構成について述べる。
社団法人情報処理学会の論文
1989-03-15

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