バッファ・メモリを有するパイプライン制御計算機の性能評価について
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概要
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計算機におけるプログラムの実行速度の高速化は, 素子の動作の速さのほかに, パイプライン制御方式とバッファ・メモリ方式によりもたらされている. ここでは, パイプライン制御計算機の命令処理時間が, バッファ・メモリのミス率, ストア・バッファ・レジスタの数, および, 主記憶の構成により受ける影響をシミュレーション法によって検討した. シミュレーション・プログラムヘの入力データは, 実際の計算機システムから測定によって得られた値を用いた. バッファ・メモリのミス率に関しては, メモリ・アクセスの種別に従って3つに分類して定義し, ハードウェア・モニタによって測定されたデータを用いた. 命令処理の分岐命令等による遅れに対しては「ダミー命令」なる概念を導入した. これらに基づいて命令列(入力データ)を作成することにより, シミュレータは, バッファ・メモリを単に1つのリソースとして取り扱うことができ, かつ, 逐次的に命令処理をシミュレートするだけの簡単なモデルとすることができた. シミュレーション・ランの高速化を図ることもできた. シミュレーションの結果, メモリの構成による命令処理時間の影響が明らかになった. 特に, メモリの構成, 速度ならびにミス率にほとんど関係なく, ストア・バッファ・レジスタの必要な個数を求めることができた.
- 一般社団法人情報処理学会の論文
- 1981-11-15
著者
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