単一プロセッサシステムにおけるキャッシュ, ストアバッファとメモリインタリーブの効果と多重プロセッサシステムの性能について
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概要
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ハードウェアテクノロジ, ハードウェア論理構造, ソフトウェア構造とシステムアーキテクチャの特性を表わす若干のパラメータを使用して, ミスヒット率αのキャッシュと各メモリバンク対応にs段のストアバッファをもつプロセッサとnバンクのインタリーブされたメモリユニットで構成される単一プロセッサシステム((α, s, n))の平均命令実行時間の解析を, (α, 0, 1), (α, 1, m), (α, s, 1)の各ケースについて行った. プログラムの実行過程を演算サイクルとメモリ要求の交互動作ととらえると, ストアバッファは演算サイクル時間とメモリサイクル時間がバランスしている領域で効果が大きく, キャッシュとメモリインタリーブはメモリサイクル時間が演算サイクル時間に比べ大きくなるにつれ効果が大きくなり, 一般に実際に走行するメモリサイクルの回数を減少させることが性能向上に寄与する. 更に, 各プロセッサの単一プロセッサシステムでのメモリ使用率がわかっているとき, 任意数のプロセッサからなるインタリーブされたメモリにより密結合された多重プロセッサシステムのシステム性能と各プロセッサの平均命令実行時間を解析した. この単一と多重の両プロセッサシステムの解析値例は, 実際の大型機の論理構造をモデルにしたシミュレーション結果に対して+1〜3%の差異であった.
- 1980-09-15