関数分解に基づくLUT型FPGA用ブーリアンマッチングアルゴリズムについて(論理合成)(<特集>システムLSIの設計技術と設計自動化)
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概要
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LUT型のFPGAは1つの基本ブロックで定められた入力数(通常4または5)以下の任意の論理関数を実現できるという特徴を持つ.そのため,従来は対象回路の論理関数を考慮せずに構造のみに注目したテクノロジマッピング手法が用いられてきた.ところが,実際のFPGAの基本ブロックの中にはXilinx社のXC4000のように5入力以下の任意の論理関数だけでなく,6入力以上の一部の論理関数を実現できるものが存在する.そのような特殊な場合のマッピングを考慮するためには,マッピング対象の回路の論理関数を考慮したブーリアンマッチングを行う必要がある.本稿ではそのための関数分解に基づくブーリアンマッチングアルゴリズムについて述べ. FPGA用の深さ最小の回路を求めるテクノロジマッピングに適用した結果を示す.
- 2004-05-15
論文 | ランダム
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