1チップに集積化されたステレオΔΣD級アンプ(VLSI一般(ISSCC2005特集))
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概要
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100dB以上のSN比を持つ2×40W出力のステレオΔΣD級アンプを0.6um BCDMOSプロセス上に実現した。Hブリッジの出力からΔΣ変調器へフィードバックをかけることにより0.005%以下のTHDと60dB以上のPSRRを実現している。ΔΣ変調器のクロック周波数は6MHzであるが、動的にヒステリシス量を調整する量子化器により出力スイッチング周波数は500kHzまで減少する。これにより出力段のスイッチング損失が減り85%の効率を得ている。
- 社団法人電子情報通信学会の論文
- 2005-05-20